芯片性能提升的底層邏輯發生改變，“韜定律”下的青島產業機遇

近期，華為正式發表“韜（τ）定律”，主張以“時間縮微”替代“幾何縮微”。從科技圈到資本市場，這一半導體術語猶如一顆重磅石子投入湖面，激起層層漣漪。

“韜定律”到底是什么意思？實際上，它解決的是全球半導體產業的一個重要課題：當摩爾定律面臨物理極限和經濟效益雙重挑戰，芯片性能提升的底層邏輯發生改變，從縮小晶體管尺寸轉向減少信號傳輸耗時。換句話來說，未來芯片比的不是誰做得更小，而是誰讓信號跑得更快、路徑更短。

重構技術邏輯

要理解“韜定律”，首先要從大名鼎鼎的摩爾定律說起。

摩爾定律并非自然科學定律，而是源于英特爾公司聯合創始人戈登·摩爾1965年在《電子學》雜志上對晶體管數量增長趨勢的預言。半個多世紀以來，摩爾定律不斷修正和演化，被總結為：集成電路上可以容納的晶體管數目大約每經過18個月到24個月便會增加一倍，性能提升、成本下降。

以蘋果公司為例，在2013年至2024年間，A系列芯片的晶體管數量從A7的10億個增長至A18 Pro的200億個。

不過，隨著芯片制程逼近物理極限，研發成本飆升，迭代速度放緩。有數據稱，設計一顆2納米芯片的成本高達10億美元。因此，業界關于“摩爾定律失效”的討論越來越多。

對于國內的半導體產業來說，還面臨另外一個難題——在無法獲取最高端的EVU光刻機（極紫外光刻機）的情況下，難以通過縮小晶體管物理尺寸的常規方式，來制造7納米以下先進制程的芯片，產業發展需要全新的技術演進邏輯。

事實上，在“韜定律”正式提出之前，很多公司已經在做邏輯折疊、立體封裝等技術創新，不斷提升晶體管密度。打個比方，即便只有14納米制程工藝，但將多個芯片像蓋高樓一樣疊起來，也可以達到2納米水平的性能。

據華為披露，過去六年，公司基于“韜定律”已成功設計和量產381款芯片，廣泛覆蓋千行百業數字化轉型需求。預計到2031年，基于“韜定律”的高端芯片晶體管密度將達到1.4納米制程的同等水平。

中信證券研報認為，華為通過“韜定律”的指導原則，充分發揮了國內在3D集成、先進封裝、芯片設計制造協同優化、光通信等領域的技術能力，以系統拓撲結構的優化和迭代彌補短期制程節點的差距，中國半導體產業有望迎來換道加速發展的機會。

“韜定律”下的機遇

當前，青島將新一代信息技術產業作為“10+1”創新型產業體系的首位產業進行謀劃，加速布局集成電路、新型顯示等產業方向。在芯片設計、晶圓制造、封裝測試、材料、裝備等環節，青島涌現了物元半導體、中科本原、中微創芯、核芯互聯、思銳智能等代表性企業。

那么，哪些青島企業可能與“韜定律”機遇有關？

首先是掌握3D集成技術的物元半導體技術（青島）有限公司，利用3D集成技術將單功能芯片內、不同功能電路芯片間和系統整體優化，在不縮小制程的前提下，實現晶體管密度躍升與功耗效率的雙重突破，支撐AI、高性能計算芯片持續演進。

“實現華為‘韜定律’，3D集成是其中一個重要環節?！蔽镌雽w技術（青島）有限公司董事長陳為玉表示，華為“韜定律”不僅是技術路徑的革新，更是對半導體產業未來的戰略判斷。它證明了在物理極限面前，通過架構創新與時間維度的系統性優化，依然能為芯片性能帶來指數級增長空間，為全球半導體行業突破瓶頸提供了極具實踐價值的“中國方案”。

目前，物元半導體以混合鍵合為技術平臺，在城陽區建成國內最大混合鍵合3D集成制造生產線，首線月產能達2萬片，已經進入量產階段。公司專注的3D集成制造，可以比作芯粒的“樂高式”重構——將CPU、GPU、高帶寬內存等不同功能、不同工藝制程的獨立小芯片，通過先進的垂直堆疊和高密度互連技術，像拼樂高積木一樣在三維空間中集成為一個完整的高性能系統級芯片。

此外，EDA（電子設計自動化）軟件是支撐“韜定律”落地的關鍵工具。青島展誠科技有限公司是國內早期從事集成電路EDA軟件研發與設計服務細分領域的頭部企業，具備3納米、5納米、7納米工藝技術研發能力，服務華為海思等300多家全球知名企業。