華為韜定律橫空出世，將對全球半導體產業有何影響？

在5月25日舉行的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波在主旨演講中首次提出半導體全新演進路徑——“韜（τ）定律”。

華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講。圖片來源：華為官網

據了解，基于該定律，華為6年來已成功設計并量產381款芯片。預計到2031年，基于該定律的高端芯片晶體管密度指標，將達到1.4納米芯片制程（衡量芯片晶體管精密度的指標）的同等水平。

何為韜定律？這一定律對于半導體產業意味著什么？科技日報記者就此采訪了有關專家。

第一問：韜定律的突破點在哪？

半個多世紀以來，全球半導體產業始終遵循摩爾定律這一核心規律。

1965年，英特爾聯合創始人戈登·摩爾提出，芯片上的晶體管數量大約每兩年翻一倍。其本質在于通過不斷縮小晶體管尺寸，在同樣面積內集成更多晶體管，從而推動性能提升與成本下降。

過去幾十年間，芯片制程從90納米、28納米一路演進到3納米甚至2納米，半導體產業基本沿著“幾何縮微”的路徑持續發展。但隨著先進制程不斷逼近物理極限，這一路徑正面臨多重挑戰：一方面，晶體管尺寸逼近物理極限；另一方面，先進制程的成本、功耗與工藝復雜度快速上升，性能提升的邊際收益逐漸放緩，摩爾定律出現“見頂”之憂。

為此，韜定律將關注重點從“尺寸”轉向“時間”。

在物理學和電子學中，時間常數τ通常用于描述電路中的時間延遲與電阻、電容特性。圍繞降低時延、優化數據流、提升互連效率等方向，相關研究已積累多年。

何庭波認為，未來芯片性能的提升，將不再僅依賴于更先進的制程，還可以通過降低系統中的時間成本——包括信號傳播、內存訪問、互連與同步延遲等，實現性能、能效與晶體管密度的持續提升。

因此，從本質上看，韜定律以τ這一跨層級性能指標為核心，通過在器件、電路、芯片、系統全棧持續壓縮統一的“時間成本”，實現整體性能躍遷。

“該定律核心突破，是重構了半導體行業沿用50余年的摩爾定律演進范式?！鄙虾＝煌ù髮W集成電路學院教授周健軍告訴記者，“技術發展不再局限于縮小器件幾何尺寸以提升晶體管密度，轉而以時間常數τ為核心物理錨點，開展全維度協同優化。”

第二問：韜定律對半導體產業有何影響？

圍繞韜定律，華為提出“τ縮微”（時間縮微）概念，即在器件、電路、芯片和系統各層級，均定義一個特征時間常數，并以其縮減作為統一優化目標。

同時，“邏輯折疊”作為一種設計方法論被提出。該方法通過將數字、模擬與存儲電路在垂直方向進行有源層堆疊，在三維空間內重構電路布局，以縮短關鍵路徑、降低互連延遲，并在性能、功耗與面積之間實現協同優化。

何庭波在發表于中國科學院科技論文預發布平臺的論文中指出：“τ縮微以時間本身而非晶體管面積作為衡量進步的首要指標”。論文提出，未來10年，電子系統的演進應由時間縮微來引導，而非幾何縮微。

而基于這一框架，半導體產業的演進將從晶體管工藝轉向器件、架構、軟件、系統全棧協同，從“芯片能做多小”轉向“計算能有多快、系統響應能有多及時”。

第三問：韜定律將如何在工程實踐中繼續落地？

何庭波介紹，韜定律已構建貫穿器件、電路、芯片到系統層面的多層級協同優化體系。例如，在電路層面，通過邏輯折疊技術突破傳統平面布局的物理邊界，縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能的大幅提升；在芯片層面，通過全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級效率，降低端到端執行時間。

“將于秋季面世的‘麒麟芯片2026’是邏輯折疊技術的首次成功實施，它基于全新的自由邏輯設計理念，由單層擴展至雙層，并實現晶體管密度等指標的大幅提升?！焙瓮ゲㄍ嘎?，諸如此類的大量創新，會逐步落地到2027年及之后的量產芯片中。

展望未來，她預計，到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

在周健軍看來，韜定律開辟出半導體產業全新演進路徑，既重塑行業基礎發展準則，也有效延續摩爾定律技術紅利。

“這一理論對全球半導體技術迭代具備引領價值，同時為國內產業鏈提供全新發展指引：芯片制造不必過度依賴尖端光刻設備，先進封裝的戰略地位持續抬升；依托電路創新、架構革新與系統級優化，也可彌補工藝制程上的差距，打造高性能的芯片產品。”周健軍說。

不過，作為一種新提出的方法論，其在不同場景的適用性，以及與設計工具、產業生態的適配等，還需未來持續驗證和優化。

來源：科技日報

記者：崔爽

編輯：王丹萍

審核：韓夢晨

監制：孫慶陽

封面圖：AI生成

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