華為韜定律刷屏！臺積電說概念早有、黃仁勛稱領(lǐng)先十年，真相來了

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華為韜定律發(fā)布之后，一石激起千層浪，臺積電高層、英偉達CEO黃仁勛紛紛發(fā)表了看法。

5月28日，臺積電全球業(yè)務(wù)資深副總經(jīng)理張曉強在荷蘭阿姆斯特丹的行業(yè)會議上，談及華為韜定律時表示："這個概念在業(yè)界其實已存在相當長的時間。"

他認為，這大多仍然依賴更緊密的元件整合，例如通過3D堆疊技術(shù)。

在回應(yīng)行業(yè)技術(shù)路線爭議的同時，張曉強也提出了臺積電對半導(dǎo)體產(chǎn)業(yè)未來的核心判斷，即人工智能帶動的用電需求激增，已使能源效率而非運算能力，成為未來電腦芯片發(fā)展的主要限制因素。

張曉強強調(diào)，從智能手機到AI數(shù)據(jù)中心等全領(lǐng)域，客戶如今越來越重視"在不增加耗電下提升效能"，核心原因是全球運營商正同時面臨電力成本與供電可得性的雙重壓力。"客戶目前最希望改善的就是能源效率。無論是邊緣運算、智能手機、移動設(shè)備、物聯(lián)網(wǎng)應(yīng)用，還是高性能AI數(shù)據(jù)中心都是如此。"

這項轉(zhuǎn)變也標志著半導(dǎo)體產(chǎn)業(yè)正來到重要轉(zhuǎn)折點。過去單純靠在芯片上塞入更多晶體管來提升效能的方式，已經(jīng)不足以支撐當前耗能驚人的AI工作負載。

作為全球晶圓代工龍頭，臺積電同時為英偉達、AMD生產(chǎn)AI芯片，也為谷歌、亞馬遜、微軟及Meta等大型云端公司代工定制化AI處理器。

對于臺積電自身的技術(shù)路線，張曉強表示，提高晶體管密度仍然是臺積電技術(shù)藍圖的核心，但先進封裝、芯片堆疊以及光子技術(shù)等其他方案正變得越來越重要，以提升效率。他透露，臺積電預(yù)估，從目前的2nm制程，到預(yù)計2028年左右推出的A14制程世代，芯片耗電量最多可降低30%，同時運算效能提升20%以上。

值得注意的是，作為ASML極紫外光光刻機的全球最大客戶，臺積電今年4月已宣布將延后數(shù)年導(dǎo)入下一代極紫外光技術(shù)。這也凸顯，相較于單純追求更微小的電路設(shè)計，提升能源效率對未來的AI芯片而言更加迫切。

同一天晚間，英偉達CEO黃仁勛也對華為韜定律作出了公開回應(yīng)。黃仁勛當晚在中國臺北宴請供應(yīng)鏈伙伴高層，現(xiàn)場出席的貴賓幾乎涵蓋了臺灣半導(dǎo)體和電子產(chǎn)業(yè)的全部龍頭代表，包括臺積電董事長暨總裁魏哲家、鴻海董事長劉揚偉、廣達董事長林百里、華碩董事長施崇棠及和碩董事長童子賢等科技業(yè)核心人物均到場。

送走大多數(shù)賓客后，黃仁勛于晚間9時8分步出餐廳接受媒體群訪。被直接問到對華為半導(dǎo)體新技術(shù)的看法時，黃仁勛直言："這對華為來說是突破，但對臺積電并不是威脅。"

他補充道："臺積電使用芯片堆疊和3D封裝技術(shù)已經(jīng)快10年，技術(shù)非常先進。華為使用這種技術(shù)，可以在不縮小半導(dǎo)體制程的情況下，把晶體管數(shù)量加倍，甚至增加3到4倍。這是一種非常好的技術(shù)，但臺積電和中國臺灣在這一領(lǐng)域已經(jīng)積累了10年的經(jīng)驗。"

針對市場持續(xù)關(guān)注的CoWoS先進封裝產(chǎn)能緊張問題，黃仁勛坦言："英偉達整個供應(yīng)鏈到處都面臨挑戰(zhàn)"，但他同時表示對中國臺灣半導(dǎo)體生態(tài)系充滿信心。他提到，所有與英偉達合作的公司股價在一年內(nèi)都翻了3倍，"我為他們感到非常高興，非常為他們驕傲，這是他們應(yīng)得的"。

談到當前云服務(wù)供應(yīng)商紛紛自研特殊應(yīng)用芯片（ASIC）的趨勢，黃仁勛表示，人工智能是歷史上最大的科技市場，出現(xiàn)許多不同的解決方案是完全可以理解的，云廠商發(fā)展自己的ASIC很正常。

但黃仁勛同時強調(diào)了英偉達的獨特優(yōu)勢："我們是唯一一個在每家云端服務(wù)中都能使用的平臺、芯片與運算架構(gòu)。"從大型云端、區(qū)域云端、企業(yè)數(shù)據(jù)中心到自動駕駛，英偉達依靠單一架構(gòu)實現(xiàn)了全場景覆蓋，能觸及的市場比其他任何競爭對手都要大得多。

"我們非常歡迎競爭"，黃仁勛最后說道，"而英偉達只需要繼續(xù)往前跑。"

這個初聽起來貌似很公允的評價，實際上完全建立在一個根本性的認知誤解之上。

黃仁勛直接把華為自研的邏輯折疊技術(shù)，等同于臺積電耕耘了近十年的常規(guī)3D封裝技術(shù)同類產(chǎn)物，潛臺詞無非是華為現(xiàn)在搞出來的東西，臺積電十年前就已經(jīng)成熟落地了。

但核心問題是，華為的邏輯折疊和傳統(tǒng)意義上的3D封裝，根本就不是同一個維度的技術(shù)。

邏輯折疊本身是華為韜定律框架下的一項核心底層技術(shù)，它將原本全部平鋪在二維平面上的電路，通過三維立體折疊和垂直互連的方式重新堆疊排布，能讓芯片里關(guān)鍵路徑的走線長度直接縮短50%到80%，大幅降低信號傳播過程中產(chǎn)生的RC負載，從底層提升芯片性能。

北京大學(xué)集成電路學(xué)院發(fā)布的相關(guān)文章，把兩者之間的區(qū)別講得更加透徹。文章明確提出了真3D與贗3D的范式劃分，贗3D技術(shù)是以整個功能模塊為最小單位分配到某一片die上，同一模塊內(nèi)部的所有標準單元必然要全部放在同一片die當中，不存在跨die拆分的可能。

而真3D技術(shù)則支持在單個模塊內(nèi)部自由劃分，同一個模塊里的標準單元可以被分布到不同的die上，能解鎖的設(shè)計空間大了不止一個量級。

“贗3D（pseudo-3D）”流程 （上圖）vs “真3D（true-3D）”流程（下圖）：模塊級劃分 vs 模塊內(nèi)劃分

在后續(xù)的優(yōu)化空間層面，贗3D技術(shù)是在每片獨立的die上各自完成優(yōu)化，大量復(fù)用傳統(tǒng)2D芯片的成熟EDA工具，完全不允許跨die的邏輯變換、移動等操作。真3D技術(shù)則是把多die共同構(gòu)建的整體空間作為統(tǒng)一的設(shè)計空間，所有設(shè)計階段都能在完整的三維設(shè)計空間里完成搜索和尋優(yōu)，完全不限制跨die邏輯變換、移動等各類操作。

華為的邏輯折疊技術(shù)，直接把芯片物理實現(xiàn)的最小單位從die推進到了“標準單元在三維空間中的位置”，這才是真正的底層范式轉(zhuǎn)移。

臺積電的CoWoS、SoIC等先進封裝技術(shù)固然技術(shù)實力過硬，但它們的工作對象是多顆獨立制造完成的die，邏輯折疊的工作對象則是同一顆die內(nèi)部的組合邏輯門。

兩者的差異，一個是把已經(jīng)做好的積木搭得更緊湊一些，另一個是在設(shè)計積木本身形狀的時候，就提前規(guī)劃好怎么讓它自己站得更穩(wěn)，底層邏輯完全不在一個層面。

說到底，韜定律的思想內(nèi)核，本質(zhì)上是一場從傳統(tǒng)的“幾何思維”轉(zhuǎn)向全新“系統(tǒng)思維”的產(chǎn)業(yè)范式革命，這也是黃仁勛這次的評價有失偏頗的核心原因。

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